LCMXO256C-3TN100C MachXO Field Programmable Gate Array (FPGA) IC 78 256 100-LQFP
| Tipo de producto | Descripción |
| Categoría | Circuitos integrados (CI) |
| Incorporado | |
| FPGA (Field Programmable Gate Array) (Arranja de puertas programable en el campo) | |
| El Sr. | Corporación de Semiconductores Rattice |
| Serie | MachXO |
| Embalaje | Envases |
| Número de LAB/CLB | 32 |
| Número de elementos/células lógicas | 256 |
| Número de entradas/salidas | 78 |
| Voltagem - Suministro | 1.71V ~ 3,465V |
| Tipo de montaje | Montura de la superficie |
| Temperatura de funcionamiento | 0 °C ~ 85 °C (TJ) |
| Envase / estuche | 100 LQFP |
| Paquete de dispositivos del proveedor | Las condiciones de los productos de la categoría 1 se establecen en el anexo I. |
| Número del producto de base | Se trata de un producto de la categoría LCMXO256. |
Características delLos datos de las pruebas de seguridad deben estar disponibles en el sitio web de la autoridad competente.
• No volátil, infinitamente reconfigurable
• Instantánea ∙ se activa en microsegundos
• Chip único, sin necesidad de memoria de configuración externa
• Excelente diseño de seguridad, sin flujo de bits para interceptar
• Reconfigurar la lógica basada en SRAM en milisegundos
• SRAM y memoria no volátil programable a través del puerto JTAG
• Soporta la programación en segundo plano de la memoria no volátil
• Modo de sueño
• Permite una reducción de la corriente estática de hasta 100x
• Reconfiguración TransFRTM (TFR)
• Actualización de la lógica de campo mientras el sistema funciona
• Alta densidad de entrada/salida a la lógica
• 256 a 2280 LUT4
• 73 a 271 I/O con amplias opciones de paquetes
• Migración de densidad apoyada
• Embalaje libre de plomo/compatible con la Directiva RoHS
• Memoria integrada y distribuida
• Hasta 27.6 Kbits de RAM de bloque integrado de sysMEMTM
• Hasta 7,7 Kbits de RAM distribuida
• Lógica de control FIFO dedicada
• Buffer de entrada y salida flexible
• El búfer sysIOTM programable admite una amplia gama de interfaces:
¢ • LVCMOS 3.3/ 2.5/ 1.8/ 1.5/ 1.2
¢ • LVTTL
¢ • ICP
Los sistemas de control de velocidad y de velocidad de los vehículos de transporte de pasajeros (LVDS, bus-LVDS, LVPECL, RSDS)
• los PLLs sysCLOCKTM
• Hasta dos PLL analógicas por dispositivo
• Multiplicación, división y cambio de fase del reloj
• Apoyo a nivel del sistema
• Estándar IEEE 1149.1 Escaneo de límites
• Oscilador incorporado
• Los dispositivos funcionan con una fuente de alimentación de 3,3 V, 2,5 V, 1,8 V o 1,2 V
• Programación dentro del sistema compatible con IEEE 1532
Descripciones deLos datos de las pruebas de seguridad deben estar disponibles en el sitio web de la autoridad competente.
El MachXO está optimizado para satisfacer los requisitos de las aplicaciones tradicionalmente abordadas por los CPLD y de baja
FPGA de capacidad: lógica de pegamento, puente de bus, interfaz de bus, control de encendido y lógica de control.
reunir las mejores características de los dispositivos CPLD y FPGA en un solo chip.
Clasificaciones medioambientales y de exportación deLos datos de las pruebas de seguridad deben estar disponibles en el sitio web de la autoridad competente.
| Atributo | Descripción |
| Estado de la RoHS | Conforme con la Directiva ROHS3 |
| Nivel de sensibilidad a la humedad (MSL) | 3 (168 horas) |
| Estatus de REACH | REACH No afectado |
| El número de personas | El EAR99 |
| HTSUS | 8542.39.0001 |
Nuestros productos se venden en todo el mundo, puede estar seguro de todo el proceso de nuestros productos.
